[시스템분석및설계] 14장 7 세그먼트 제어기 설계 결과보고서

◎ 실험 목적

▶ 7 세그먼트 제어기의 동작을 VHDL로 기술하고, 시뮬레이션을 통해 동작을 검증한다.

 

◎ 실험 장비

▶ Xilinx ISE

▶ ModelSIM

▶ Rov-Lab 트레이닝 키트

 

◎ 실험 순서

▶ 7 세그먼트 제어기 설계

① 7 세그먼트 제어기의 동작을 VHDL로 기술

② TestBenchWaveform으로 시뮬레이션

③ 트레이닝 키트로 동작 검증

[ RSTB = '0' ]

[ RSTB = '1' rising_edge (CLK_4M) ]

[ RSTB = '1' rising_edge (CLK_4M) ]

[ RSTB = '1' rising_edge (CLK_4M) ]

[ RSTB = '1' rising_edge (CLK_4M) ]

[ RSTB = '1' rising_edge (CLK_4M) ]

[ RSTB = '1' rising_edge (CLK_4M) ]

< rising_edge (CLK_4M) then cnt >= 39999 일 때의 사진 캡쳐 >


◎ 실험 결과

▶ 이론에서 살펴본 7 세그먼트 제어기의 진리표대로 설계된 회로가 정확하게 동작함을 알 수 있었다.

<BCD 7-세그먼트 제어기>

입 력				출 력
d3	d2	d1	d0	a	b	c	d	e	f	g
0	0	0	0	1	1	1	1	1	1	0
0	0	0	1	0	1	1	0	0	0	0
0	0	1	0	1	1	0	1	1	0	1
0	0	1	1	1	1	1	1	0	0	1
0	1	0	0	0	1	1	0	0	1	1
0	1	0	1	1	0	1	1	0	1	1
0	1	1	0	1	0	1	1	1	1	1
0	1	1	1	1	1	1	0	0	1	0
1	0	0	0	1	1	1	1	1	1	1
1	0	0	1	1	1	1	1	0	1	1

DIGIT						SEG	표시
DIGIT(0)	DIGIT(1)	DIGIT(2)	DIGIT(3)	DIGIT(4)	DIGIT(5)
1	0	0	0	0	0	0110000	1
0	1	0	0	0	0	1101101	2
0	0	1	0	0	0	1111001	3
0	0	0	1	0	0	0110011	4
0	0	0	0	1	0	1011011	5
0	0	0	0	0	1	1011111	6

 

◎ 실험의 개선점

① 7 세그먼트 제어기의 회로 동작에 대한 이해가 조금 부족했다.

=> 7 세그먼트 제어기의 동작을 정확히 이해하도록 하겠다.

② 실험 시간이 많이 부족했다.

=> 7 세그먼트 제어기의 VHDL 코드작성부분에 대한 이해가 부족했다.

③ 키트 사용법이 아직 서툴러 많은 실수를 범했다.

=> 수시로 키트 사용법을 연습하여 실험에 소요되는 시간을 줄이겠다.

④ 트레이닝 키트 동작 검증 시의 핀 할당 시 핀 번호의 숙지가 필요했다.

=> 자주 사용하는 핀 번호의 대한 숙지와 키트 동작 검증 시마다 핀번호 에 대한 자료를 계속 찾아야하는 잡무를 다음 시간부터는 이러한 잡무 를 줄이겠다.

⑤ VHDL 코드에 대한 이해가 부족했다.

=> VHDL 코드 해석 연습을 통해 이해의 부족함이 없도록 하겠다.